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1.设计输入。在传统设计中，设计人员是应用传统的原理图输入方法来开始设计的。自90年代初， Verilog、VHDL、AHDL等硬件描述语言的输入方法在大规模设计中得到了广泛应用。
2.前仿真(功能仿真)。设计的电路必须在布局布线前验证电路功能是否有效。(ASCI设计中，这一步骤称为第一次Sign-off)PLD设计中，有时跳过这一步。
3.设计编译。设计输入之后就有一个从高层次系统行为设计向门级逻辑电路设转化翻译过程，即把设计输入的某种或某几种数据格式(网表)转化为软件可识别的某种数据格式(网表)。
4.优化。对于上述综合生成的网表，根据布尔方程功能等效的原则，用更小更快的综合结果代替一些复杂的单元，并与指定的库映射生成新的网表，这是减小电路规模的一条必由之路。
5.布局布线。在PLD设计中，3-5步可以用PLD厂家提供的开发软件(如 Maxplus2)自动一次完成。
6.后仿真(时序仿真)需要利用在布局布线中获得的精确参数再次验证电路的时序。(ASCI设计中，这一步骤称为第二次Sign—off)。
7.生产。布线和后仿真完成之后，就可以开始ASCI或PLD芯片的投产
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Max +是一款专为PLD打造的开发编程软件，提供FPGA/CPLD开发集成环境，是世界上最大可编程逻辑器软件。在Max+plus ii上可以完成设计输入、元件适配、时序仿真和功能仿真、编程下载整个流程,它提供了一种与结构无关的设计环境，使设计者能方便地进行设计输入、快速处理和器件编程。
最新版本：v5.0.299 更新时间：2024-05-08
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